【消息】Tensilica90纳米工艺流程下实现全面支持

发布时间：2020-11-17 07:07:50 阅读：次来源：调速器厂家

中国北京 2006年1月10日讯 -可配置处理器内核供应商TensilicaÒ公司宣布增加了其自动可配置处理器内核的设计方法学以面对90纳米工艺下普通集成电路设计的挑战。这些增加支持Cadence公司和Synosys公司的工具的最新能力，包括自动生成物理设计流程脚本，这些脚本可以大幅降低功耗，自动输入用户定义的功耗结构以及支持串绕分析。

“90纳米设计代表了IC设计工程师所面临的最重要的新挑战，”Tensilica公司市场副总裁Steve Roddy指出，“通过针对同级别最佳（best-in-class）的设计工具进行的脚本开发的自动化，我们可以加速客户设计的面市”。

迎接90纳米的挑战

90纳米硅工艺的一个巨大挑战是动态功耗上升的非常显著。为此，Tensilica公司利用Synopsys公司的Power Compiler™的低功耗优化能力，同时在Xtensa LX内核和所有设计者自定义的扩展功能中自动的插入精细度时钟门控，从而降低动态功耗。另一个90纳米硅工艺带来的挑战是电源轨（power rails）上大幅度的电压降(IR drop)。新的自动生成的Xtensa布线脚本可以自动的将设计者自定义的功耗结构输入到布线工具中去。

互连线的寄生效应是第三个90纳米硅工艺的挑战。决定所有深亚微米技术的信号延迟的互连线，受到布线寄生效应的严重影响。所以，互连线模型的精确性是一个关键的输入。新的可自动生成的Xtensa 处理器布线脚本也可以自动的将电气参数从特定工具的工艺文件输入到更好的寄生效应模型中。串绕的避免和时钟歪斜/插入是90纳米工艺下关键的设计要求。Tensilica公司的新脚本能够自动的支持Cadence公司用来做串绕分析的CeltIC工具。在Synopsys公司的Astro和Cadence公司SoC Encounter工具中的布图布线工具中，Tensilica公司的新脚本通过使用“有用歪斜模式（useful skew modes）”来实现可达到的最大时钟速率。